Verible Language Server Extension：提升SystemVerilog开发效率的利器

Verible Language Server Extension是专门为SystemVerilog开发者设计的强大工具，它将Verible SystemVerilog生产力套件的多项功能集成到您的编辑器中，帮助您在开发过程中提升效率和代码质量。

主要功能：

• 代码检查（Linting）：自动检查您的代码是否符合多项lint规则，并在代码中显示“波浪线”提示，提供诊断输出和可用的自动修复功能。
• 代码格式化（Formatting）：根据Verible的格式化风格，提供文档/选区格式化功能，并支持个性化配置以满足您的需求。
• 代码结构概览（Outline）：在概览树中展示您的模块和函数的高层次结构，包括标记的begin/end块。
• 符号悬停（Hover）：高亮显示与光标下符号相关的其他符号。
• 跳转定义（Go-To-Definition）：快速跳转到光标下符号的定义位置。
• 跳转引用（Go-To-References）：快速跳转到光标下符号的所有引用位置。
• 自动扩展（AUTO-expansion）：提供从Emacs Verilog-mode中借鉴的功能，用于扩展Verilog和SystemVerilog代码中的各种/AUTO.../指令。这些扩展可以通过代码操作来实现，包括：
  • AUTOARG – 在模块头部生成非ANSI端口列表，
  • [? 新功能] AUTOINST with AUTO_TEMPLATE – 根据被实例化的模块的端口生成模块实例的连接，
  • [? 新功能] AUTOINPUT, AUTOOUTPUT, AUTOINOUT – 根据AUTOINST生成的连接声明端口，
  • [? 新功能] AUTOWIRE – 根据AUTOINST生成的连接声明线，
  • [? 新功能] AUTOREG – 为未连接到任何模块实例的输出声明寄存器。

系统前提：

要使用Verible插件，您需要在您的机器上安装verible-verilog-ls可执行文件。在Linux和Windows系统上，插件会尝试自动下载所需的可执行文件（如果尚未安装）。您可以从https://github.com/chipsalliance/verible/releases获取适合您操作系统的二进制分发版，或者从源码构建Verible。

问题反馈：

如果您遇到任何问题，请在公共的GitHub问题跟踪器上提交错误报告。如果需要，请提供经过处理的代码示例以说明问题。